デジタル回路のクロック

デジタル回路のクロック

 フリップフロップの説明をした時に、いきなり「クロック」が出てきました。デジタル回路における基準となる信号がクロックです。クロック信号とも言います。

 クロックは定期的な”0″,”1″信号です。デジタル回路の時間で時間、時間の逆数は?で周期の説明をしましたので参考にしてください。クロックはこの2つの事象を信号にしたものです。

 クロック=時間=周期 と考えて間違いありません。これらの値は常に一定です。ここでの「常に一定」というのは、ある決まった値に決まっている。という事です。そして、そのある値は「仕様書」に書かれています。エンジニアが決める値です。非常に重要な値です。

 その決め方は後で述べるとして、仮に10MHzと決めましょう。すると、1周期は100nsecになります。クロック=10MHz=100nsec ですね。

クロック信号

 波形で示すと上記のようになります。ここで、“1”の時間、”0″の時間は同じ時間である必要があります。この ”1″の時間:”0″の時間 の比率の事をデューティーといいます。

 10MHzの場合、”1″の時間も”0″の時間も50nsecである。という事がわかるでしょうか? デューティーはこの比率ですが、50nsec:50nsec = 1:1 です。通常は周期に対する”1″の時間を%で言います。この場合周期=100nsecで”1″の時間は50nsecなので、「デューティーは50%」と言います。

 クロック信号はデューティーが50%である必要があります。これは途中で変化してはいけません。49%とか51%になってはダメです。なおかつ、周期が変化してもダメです。クロックが10MHzという仕様であれば、100nsec一定です。

 ※クロックには精度があります。一般的には±ppmで指示されます。

 このように一定のクロック信号は一般的に水晶を使って作ります。腕時計などで「クォーツ」というのは水晶=クォーツから由来しています。

 デューティーと周期のダメな状況を次に示します。

 上に示した信号の赤い部分はどれもダメな例です。デューティーが50%でない。周期が100nsecではない。などの例です。このようにクロック信号のデューティーが時々50%でない。時々周期が乱れていることを「クロックがジッタしている」とか、「クロックにジッタがある」と言います。

 デューティーが50%でなく、常に45%だった場合、ジッタしているとは言いませんが、ダメなクロック信号に分類されます。ジッタしているという表現は時々でも頻繁でも構いませんが安定していない状態を意味します。

 また、クロックにジッタがある場合の他、クロックが綺麗な四角になっていない。時々変な突起が出ている。このような場合もダメなクロックです。

 実はクロック信号はこのようにデューティーや周期が乱れやすい信号です。いかにクロック信号のデューティーを50%に保ち、周期を一定にするか。という事がエンジニアの腕になります。

 初心者がデジタル回路設計するにあたり、クロック周波数を決めるのは難しいでしょう。先ほど、水晶を使う。と言いましたが、水晶の発信器は概ね数MHz〜100MHzぐらいの範囲が市販品です。扱う信号の速度が主な要因になりますが、他に水晶の市販品の入手性や使うFPGAの種類、スピードグレード、使うプリント基板、パッケージなど様々な要因がクロック信号を選択する要因になります。なので、とりあえずシミュレータでデジタル回路設計を学ぶ。という場面ではクロック周波数を10MHz〜50MHzにしておいてください。