デジタル回路

どうしてFPGAは同期設計するのか

 デジタル回路設計の現場ではFPGAを扱うことが多くなってきました。このブログではFPGAに適した回路設計手法を解説していますが、その中で最も重要なのは同期設計です。  同期設計とは1つのクロックを使って間引いて動作させるという考え方です。初心者がイメージするのに「間引く」というのがぴったりだと思います。同期設計は必ずマスターしなくてはいけない手法ですので、何度も繰り返して身に着けてください。   […]

テストベンチの書き方_VHDL編(1)

 VHDLのテストベンチを書いてみましょう。VHDLの構文(1)のソースコードをシミュレータで確認してみます。  テストベンチはテストしたいファイルの「親」になって、「子」である被検査ファイルをテストする。という関係になります。テストベンチファイルが「親」で、テストされるファイルが「子」という事です。  「子」であるテストされるファイルがFPGAの回路になります。テストベンチは回路に全く関係ありま […]